電子技術基礎試題整理

時間：2024-01-09 10:31:24 秀雯試題我要投稿

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電子技術基礎試題整理

　　在學習和工作的日常里，我們很多時候都不得不用到試題，試題可以幫助參考者清楚地認識自己的知識掌握程度。一份好的試題都是什么樣子的呢？下面是小編整理的電子技術基礎試題整理，僅供參考，歡迎大家閱讀。

電子技術基礎試題整理

　　電子技術基礎試題整理 1

　　1、半導體的導電能力隨溫度變化而變化；

　　2、P型半導體又稱為空穴半型半導體；

　　3、PN結的P區(qū)接電源正極、N區(qū)接電源負極的'接法叫做正偏；

　　4、PN結的P區(qū)接電源正極、N區(qū)接電源負極的接法叫做反偏；

　　5、PN結正向偏值時處于導通狀態(tài)；

　　6、PN結反向偏值時處于截止狀態(tài)；

　　7、硅二極管的正向電壓為0.7V，鍺管為0.3V；

　　8、對于質量良好的二極管，其正向電阻一般為幾百歐姆；

　　9、穩(wěn)壓二極管廣泛應用于穩(wěn)壓電源與限幅電路中；

　　10、變容二極管的反向偏壓越大，其結電容越大；

　　電子技術基礎試題整理 2

　　1、肖特基二極管不是利用P型與N型半導體接觸形成PN結原理制作的，而是利用金屬與半導體接觸形成的金屬—半導體結原理制作的；

　　2、PNP與NPN型晶體管的工作原理相同，只是使用時電源連接極性不同；

　　3、PNP型與NPN型晶體管都有集電極、基級和發(fā)射極三個電極；

　　4、PNP型與NPN型晶體管都有集電區(qū)、基區(qū)和發(fā)射區(qū)三個區(qū)；

　　5、晶體管三個電極間的關系為Ie=Ib+Ic；

　　6、晶體管的三種工作狀態(tài)是截止、飽和與放大；

　　7、晶體管處于截止狀態(tài)時集電極與發(fā)射極之間相當于開路；

　　8、晶體管處于飽和狀態(tài)時集電結與發(fā)射結并不是均為反偏；

　　9、一般的，晶體管的`溫度升高后工作穩(wěn)定性將變差；

　　10、晶體管的交流電流放大系數(shù)的值一般為20—200；

　　電子技術基礎試題整理 3

　　1、晶體管具有電流放大作用的內部條件是基區(qū)很薄、集電結面積大；

　　2、晶體管放大作用的`實質是用一個小電流控制一個大電流；

　　3、晶體管的擊穿電壓與溫度有關，會發(fā)生變化；

　　4、PNP型與NPN型晶體管都可以看成是反向串聯(lián)的兩個PN結；

　　5、帶阻尼晶體管是將晶體管、阻尼二極管、與保護電阻封裝在一起構成的；

　　6、差分對管是將兩只性能參數(shù)相同的晶體管封裝在一起構成的；

　　7、達林頓管的放大系數(shù)很高，主要用于高增益放大電路等；

　　8、場效應晶體管可分為結型和絕緣柵型兩大類；

　　9、結型場效應不僅僅依靠溝道中的自由電子導電；

　　10、場效應晶體管的輸出特性曲線可分為四個區(qū)域；

　　電子技術基礎試題整理 4

　　硬件工程師的主要職責是什么?

　　數(shù)字電路和模擬電路的區(qū)別。在硬件設計是應該注意什么?

　　總線是什么概念? 什么原理? 常用的總線有哪些?

　　各種存儲器的詳細性能介紹、設計要點及選型.

　　描述反饋電路的概念，列舉他們的應用。

　　反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。

　　反饋的類型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。

　　負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節(jié)作用。

　　電壓負反饋的特點：電路的輸出電壓趨向于維持恒定。

　　電流負反饋的特點：電路的輸出電流趨向于維持恒定。

　　有源濾波器和無源濾波器的區(qū)別

　　無源濾波器：這種電路主要有無源元件R、L和C組成

　　有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。

　　集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。

　　同步電路和異步電路的區(qū)別是什么?

　　同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

　　異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

　　什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?

　　將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。

　　在硬件上，要用OC門來實現(xiàn)，同時在輸出端口加一個上拉電阻。

　　由于不用OC門可能使灌電流過大，而燒壞邏輯門。

　　上拉電阻阻值的選擇原則包括:

　　1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。

　　2、從確保足夠的驅動電流考慮應當足夠��；電阻小，電流大。

　　3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮

　　以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理

　　//OC門電路必須加上拉電阻，以提高輸出的搞電平值。

　　OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平

　　在有時我們用OC門作驅動(例如控制一個 LED)灌電流工作時就可以不加上拉電阻

　　OC門可以實現(xiàn)“線與”運算

　　OC門就是集電極開路輸出

　　總之加上拉電阻能夠提高驅動能力。

　　如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)?

　　亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

　　解決方法：

　　1 降低系統(tǒng)時鐘頻率

　　2 用反應更快的FF

　　3 引入同步機制，防止亞穩(wěn)態(tài)傳播

　　4 改善時鐘質量，用邊沿變化快速的.時鐘信號

　　關鍵是器件使用比較好的工藝和時鐘周期的裕量要大。亞穩(wěn)態(tài)寄存用d只是一個辦法，有時候通過not，buf等都能達到信號過濾的效果

　　3. Nor Flash 和 Nand Flash的區(qū)別是什么?

　　4. SDRAM/SRAM/SSRAM區(qū)別是什么? SDRAM、DDR ；SDRAM(125/133MHz)的PCB設計經驗與精華；

　　SRAM：靜態(tài)RAM

　　DRAM：動態(tài)RAM

　　SSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。

　　SDRAM：Synchronous DRAM同步動態(tài)隨機存儲器

　　如何在總體設計階段避免出現(xiàn)致命性錯誤?

　　晶振與時鐘系統(tǒng)原理設計經驗與精華；

　　高速CPU和低速CPU的設計有什么其別?

　　PCB設計中生產、加工工藝的相關要求

　　高速PCB設計中的傳輸線問題

　　PCB步線的拓撲結構極其重要性

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